Katyusha's blog

程序可见状态#

程序可见状态对使用汇编语言的程序员和产生机器级代码的编译器都可见 $Y86-64$中，程序可见状态包括15个寄存器，条件码，PC，虚拟内存，以及状态码

可用指令#

$Y86-64$只包含8字节整数操作，指令格式与$x86-64$ AT&T格式类似 mov 指令需要两个前缀，为以下之一：i立即数，r寄存器，m内存 这两个前缀分别为源和目的 操作指令addq subq andq xorq只能对寄存器进行操作，无法操作内存 跳转指令和条件传送指令与$x86-64$保持一致 call ret pushq popq与$x86-64$保持一致 halt指令停止处理器的运行，并将状态码设置为HLT

指令的编码#

我们以指令 rmmov %rsp,0x123456789abcd(%rdx)为例，rmmov的指令编码为40，%rsp %rdx的编码为42，最后的偏移量字节序列为$000123456789abcd$，注意是小端法，按照字节间反序得到偏移量编码为$cdab896745230100$,进而得到整条指令编码为$4042cdab896745230100$

Y86-64指令异常#

Y86-64程序#

伪指令：以.开头的指令为汇编器伪指令，使得汇编器调整地址，将汇编代码或者数据存放在指定的地址

实例：

补充：在x86-64和Y86-64语义下，pushq %rsp压入的是执行压栈前的栈指针旧值；popq %rsp会把旧栈顶处弹出的值写入%rsp

逻辑门#

逻辑门是活动的，输入变化后输出几乎是立即变化

组合电路#

组合电路需要满足以下条件

1. 逻辑门的输入必须连接到主输入，存储器单元输入，另一个逻辑门的输出三者之一
2. 两个或多个逻辑门输出不能连接在一起
3. 构成的网无环 组合电路的输出值会随着输入值变化，而C中的只有在遇到赋值的时候才会变化 MUX函数

字级的组合电路#

由多个位级的组合门得到字级的抽象 多路MUX的HCL语法

注意：不要求$select_i$之间互斥，即返回的结果是第一个满足$select_i$后面的值

ALU

集合关系

时序逻辑#

组合逻辑不存储任何信息，只是对输入信号输出其对应的函数值

而时序电路受到时钟控制，通常在时钟上升沿更新存储器的值 存储器都采用时序逻辑，更具体来说，分为以下两种存储器

1. 随机访问存储器：虚拟内存系统和一组寄存器，存储多个字，采用地址或寄存器标识符进行访问
2. 时钟寄存器：程序计数器，条件码寄存器，状态寄存器，存储单个位或字

存储器的读写#

可以通过修改$srcA$或$srcB$为需要读取的寄存器编号，寄存器文件会组合逻辑地从$valA$,$valB$输出相应寄存器的值；写入则在时钟上升沿根据$dest$完成

内存的读写也类似：读操作根据地址产生输出值，写操作则在受时钟控制的写入时刻把输入数据写入相应地址

处理指令的各个阶段#

1. 取指：根据指令的确定指令的操作与功能，并得到操作需要用到的寄存器以及常数(如果该指令需要用到这些)，同时计算没有跳转的情况下下一条指令$PC$应该指向的地址$valP$(此时的PC加上当前指令的字节长度) 2.译码：通过访问寄存器得到相应的值(如果该指令需要用) 3.执行：对于计算操作，ALU计算相应的值，并且设置条件码；对于传送指令，计算传送的地址；对于跳转操作，检查条件码是否成立，得到布尔值$Cnd$ 4.访存：从内存中读出数据或者向内存写入数据 5.写回：向寄存器写入数据 6.更新PC：若$Cnd$成立，则将PC设置为跳转的地址，否则设置为$valP$

Y86-64指令执行的阶段#

SEQ的硬件结构#

注意：处理器遵循“用不回读”原则，在同一个时钟周期内即不会修改一个存储器后再读取这个存储器的值

SEQ的HCL实现#

以下是控制逻辑中必须显示使用的常量在HCL中的定义

流水线基本原理#

注：$1ps=10^{-12}s$

延迟：一条指令从头到尾运行完毕需要的时间，这个例子中为$20ps+300ps=320ps$ 吞吐量：单位时间内能完成的指令数，即 $\frac{\text{完成指令数}}{\text{执行时间}}$，这个例子中为 $\frac{1}{320ps}=3.12GIPS$（GIPS: 每秒十亿条指令）

流水化后：

将组合逻辑拆解为几个子阶段，并引入寄存器保存每个子阶段的结果 为了保证电位上升时，所有子阶段的结果都已经计算完毕，能够写入寄存器中，时钟周期需要取子阶段耗时的最大值 每过一个时钟周期，相关数据从寄存器中读取并进入到下一个子阶段，同时在第一阶段加入新的指令，在最后一阶段结束流水线中最早的一条指令 流水化后，因为引入了寄存器，增大了时钟周期，使得执行一条指令的延迟增加了；但是由于能够同时执行多条指令，吞吐量增加了 以该图为例子，时钟周期变为$\max\{100+20,100+20,100+20\}=120ps$，延迟为$120ps\times3=360ps$，吞吐量为$\frac{1}{\text{时钟周期}}=\frac{1}{120ps}=8.33GIPS$

流水线加速的限制因素#

1. 子阶段划分不一致：时钟周期由最慢的子阶段延迟决定，而部分硬件单元，如$ALU$和内存无法划分成更小的部分
2. 流水线过深：流水线子阶段划分过多，此时寄存器开销是决定性因素，吞吐量提升很小，总延迟反而增加比较多，同时也增大了预测错误，数据冒险的惩罚

五级流水线的实现#

以下简称流水线的五个阶段分别为F(Fetch)，D(Decode)，E(Execute)，M(Memory)，W(Write)

流水线冒险#

数据冒险：此后的指令会用到当前指令相关的数据，而这个数据还未写入内存/寄存器中导致后续使用了错误的数据 控制冒险：执行跳转，引用，返回等指令时，PC预测可能出现错误

避免数据冒险#

避免控制冒险#

当跳转指令已经执行完F和D阶段，在E阶段发现预测出错，此时后面两条指令分别在D和F阶段，未对任何程序员可见状态进行修改，只需要在下一个时钟周期时向D和E阶段插入气泡，同时取出正确跳转地址的指令，就能从流水线中排除这两条错误指令

异常处理#

可能存在以下三种内部异常情况：halt指令，指令异常，地址异常。在产生异常时，最流水线深的一条指令(对应源汇编代码中靠前的指令)的异常会被报告到状态码中，在异常状态下，寄存器和内存被禁止更新，导致异常的指令继续沿着流水线传播，直到写回阶段，流水线控制逻辑发现异常并停止执行